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詳細情報 |
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| 遅れ時間tpd （1）最高: | 10 ns | 内部電圧供給-: | 3V | 3.6V |
|---|---|---|---|
| 論理素子/ブロックの数: | 8 | Macrocellsの数: | 128 |
| ゲートの数: | 2500 | 入力/出力の数: | 80 |
| ハイライト: | EPM3128ATC-10 Nの集積回路の破片,集積回路の破片100TQFP |
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製品の説明
CPLD 128MC 10NS 100TQFPのEPM3128ATC-10 Nの集積回路の破片
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IC CPLD 128MC 10NS 100TQFP
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EPM3128ATC-10 Nの指定
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タイプ
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記述
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部門
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集積回路（IC）
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CPLDs （複雑なプログラム可能な論理回路）
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Mfr
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Intel
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シリーズ
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MAX® 3000A
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パッケージ
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皿
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プログラム可能なタイプ
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プログラム可能なシステム
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遅れ時間tpd （1）最高
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10 ns
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内部電圧供給-
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3V | 3.6V
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論理素子/ブロックの数
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8
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Macrocellsの数
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128
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ゲートの数
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2500
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入力/出力の数
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80
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実用温度
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0°C | 70°C （TA）
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タイプの取付け
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表面の台紙
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パッケージ/場合
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100-TQFP
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製造者装置パッケージ
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100-TQFP （14x14）
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基礎プロダクト数
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EPM3128
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EPM3128ATC-10 Nの環境及び輸出分類
| 属性 | 記述 |
| 湿気感受性のレベル（MSL） | 3 （168時間） |
| 範囲の状態 | 変化しないに達しなさい |
| ECCN | EAR99 |
| HTSUS | 8542.39.0001 |
EPM3128ATC-10 Nの特徴
■高性能の、低価格CMOSのEEPROMベースのプログラム可能な論理回路（PLDs） MAX®の建築で造った（表1）を見なさい
■高度のピン錠の機能の作り付けのIEEE Std. 1149.1共同テスト アクション・グループ（JTAG）インターフェイスを通した3.3-V内部システム プログラム可能性（ISP）
– IEEE Std. 1532と迎合的なISPの回路部品
■IEEE Std. 1149.1-1990と迎合的な作り付け境界スキャン テスト（BST）回路部品
■高められたISPの特徴:
–より速くプログラミングのための高められたISPのアルゴリズム
–完全なプログラミングを保障するISP_Doneビット
–内部システム プログラミングの間の入力/出力ピンのプルアップの抵抗器
■600から10,000の使用可能なゲートまで及ぶ高密度PLDs
■227.3までMHzの反対の頻度の4.5 nsピンにピン論理の遅れ
■入力/出力ピンは5.0-V、3.3-Vおよび2.5-V論理のレベルと互換性があるが、MultiVoltTM入力/出力インターフェイス装置中心を3.3ボルトで操業に可能にする
■44からいろいろ薄いクォードのフラット パックの256まで及ぶピン・カウント
（TQFP）、プラスチック クォードのフラット パック（PQFP）、プラスチックJ鉛のチップ・キャリア（PLCC）、およびFineLine BGATMのパッケージ
■熱いsocketingサポート
■速い、予想できる性能のためのプログラム可能な結合の配列（PIA）の連続的な誘導の構造
■高度のピン錠の機能の作り付けのIEEE Std. 1149.1共同テスト アクション・グループ（JTAG）インターフェイスを通した3.3-V内部システム プログラム可能性（ISP）
– IEEE Std. 1532と迎合的なISPの回路部品
■IEEE Std. 1149.1-1990と迎合的な作り付け境界スキャン テスト（BST）回路部品
■高められたISPの特徴:
–より速くプログラミングのための高められたISPのアルゴリズム
–完全なプログラミングを保障するISP_Doneビット
–内部システム プログラミングの間の入力/出力ピンのプルアップの抵抗器
■600から10,000の使用可能なゲートまで及ぶ高密度PLDs
■227.3までMHzの反対の頻度の4.5 nsピンにピン論理の遅れ
■入力/出力ピンは5.0-V、3.3-Vおよび2.5-V論理のレベルと互換性があるが、MultiVoltTM入力/出力インターフェイス装置中心を3.3ボルトで操業に可能にする
■44からいろいろ薄いクォードのフラット パックの256まで及ぶピン・カウント
（TQFP）、プラスチック クォードのフラット パック（PQFP）、プラスチックJ鉛のチップ・キャリア（PLCC）、およびFineLine BGATMのパッケージ
■熱いsocketingサポート
■速い、予想できる性能のためのプログラム可能な結合の配列（PIA）の連続的な誘導の構造
■互換性があるPCI
■プログラム可能なたくさんレートの制御を含むバスに適する建築
■オープン下水管の出力オプション
■個々の明確を用いるプログラム可能なmacrocellのフリップフロップは、時計前もって調整されておよび時計制御を可能にする
■各macrocellの50%上のの力の減少のためのプログラム可能なパワー セービング モード
■構成可能のエキスパンダーのプロダクト言葉の配分、macrocellごとの32までのプロダクト言葉を割り当てる
■専有設計の保護のためのプログラム可能な保証ビット
■高められた建築特徴、を含んで:
– 6か10ピンまたは論理主導の出力は信号を可能にする
–任意逆転の2つの全体的な刻時信号
–改善されたroutabilityのための高められた結合資源
–プログラム可能な出力たくさんレートの制御
■Windowsベースのパソコンおよび日曜日の間Alteraの開発機構によって提供されるソフトウェア設計 サポートおよび自動場所およびルート
SPARCstationsおよびHP 9000のシリーズ700/800のワークステーション
■付加的な設計記入項目およびシミュレーション サポートはEDIF 2 0の0そして3つの0 0 netlistファイル、パラメータで表されたモジュール（LPM）の図書館をによって提供した、
調子、見本の論理、顧問のような第三者の製造業者からの普及したEDA用具へのVerilog HDL、VHDLおよび他のインターフェイス
グラフィック、OrCAD、Synopsys、SynplicityおよびVeriBest
■Alteraのマスターのプログラム単位（MPU）が付いているプログラミング サポート、MasterBlasterTMコミュニケーションは、ByteBlasterMVTMケーブルで通信する
パラレル ポートのダウンロード ケーブル、BitBlasterTMの第三者の製造業者からの連続ダウンロード ケーブル、またプログラミング ハードウェア
JamTMの標準的なテストおよび言語プログラミング（STAPL）ファイル（.jam）を支える回路内テスター、込み合いSTAPLバイト コード
ファイル（.jbc）、または連続ベクトル フォーマット ファイル（.svf）
■プログラム可能なたくさんレートの制御を含むバスに適する建築
■オープン下水管の出力オプション
■個々の明確を用いるプログラム可能なmacrocellのフリップフロップは、時計前もって調整されておよび時計制御を可能にする
■各macrocellの50%上のの力の減少のためのプログラム可能なパワー セービング モード
■構成可能のエキスパンダーのプロダクト言葉の配分、macrocellごとの32までのプロダクト言葉を割り当てる
■専有設計の保護のためのプログラム可能な保証ビット
■高められた建築特徴、を含んで:
– 6か10ピンまたは論理主導の出力は信号を可能にする
–任意逆転の2つの全体的な刻時信号
–改善されたroutabilityのための高められた結合資源
–プログラム可能な出力たくさんレートの制御
■Windowsベースのパソコンおよび日曜日の間Alteraの開発機構によって提供されるソフトウェア設計 サポートおよび自動場所およびルート
SPARCstationsおよびHP 9000のシリーズ700/800のワークステーション
■付加的な設計記入項目およびシミュレーション サポートはEDIF 2 0の0そして3つの0 0 netlistファイル、パラメータで表されたモジュール（LPM）の図書館をによって提供した、
調子、見本の論理、顧問のような第三者の製造業者からの普及したEDA用具へのVerilog HDL、VHDLおよび他のインターフェイス
グラフィック、OrCAD、Synopsys、SynplicityおよびVeriBest
■Alteraのマスターのプログラム単位（MPU）が付いているプログラミング サポート、MasterBlasterTMコミュニケーションは、ByteBlasterMVTMケーブルで通信する
パラレル ポートのダウンロード ケーブル、BitBlasterTMの第三者の製造業者からの連続ダウンロード ケーブル、またプログラミング ハードウェア
JamTMの標準的なテストおよび言語プログラミング（STAPL）ファイル（.jam）を支える回路内テスター、込み合いSTAPLバイト コード
ファイル（.jbc）、または連続ベクトル フォーマット ファイル（.svf）
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